50-Hz-Notchfilterbank in SC-Filter-Technik:
PLL-Taktgenerator (Teil 2)

 

Inhaltsverzeichnis

      1.   Einleitung und Voraussetzung

      2.   Das PLL-Prinzip und Beispiele
        2.1   Der Frequenzsynthesizer
        2.2   Der Frequenzmultiplier
        2.3   Die PLL-Motorsteuerung
        2.4   Das PLL-Musikinstrument

      3.   50-Hz-Notchfilterbank, die Fortsetzung...
        3.1   Netzteil und Synchronisation
        3.2   Der netzfrequenzsynchrone Frequenzmultiplier
        3.3   Die 50-Hz-Notchfilterbank

      4.   Links



1.   Einleitung und Voraussetzung

Dieser Elektronik-Minikurs zum Thema PLL-Frequenzmultiplizierer (PLL-Frequenzmultiplier) ist der zweite Teil des Elektronik-Minikurses über eine 50-Hz-Notchfilterbank in SC-Filter-Technik. Dies ist auch der Grund warum die Bilder nicht mit Nummer 1 beginnen. Die Bilderfolge beginnt mit der Nummer 8. Es ist aber trotzdem möglich, diesen Elektronik-Minikurs separat zu lesen, weil es für die PLL-Frequenzmultiplikation auch ganz andere Anwendungen gibt. Dieser Elektronik-Minikurs setzt voraus, dass man grundsätzlich weiss, was eine digitale PLL-Schaltung ist. Weder der Phasendetektor (Phasencomparator), noch der Frequenzteiler, noch der spannungsgesteuerte Oszillator (VCO) wird hier im Detail erklärt. Wenn der Leser solches nicht weiss, also sehr am Anfang steht etwas über PLL-Regelkreise zu lernen, muss man sich auch anderer Literatur bedienen. Ein sehr gutes Buch ist Theorie und Anwendungen des Phase-Locked-Loops von Roland Best (ISBN:3-85502-123-5) des AT-Verlag, Aarau (Schweiz). Auch immer wieder empfehlenswert ist das Buch Halbleiter-Schaltungstechnik von U. Tietze und Ch. Schenk. Aber ich denke, auch per Internetsuche wird man einiges zu diesem Thema finden.

Bevor die eigentliche Fortsetzung des ersten Teiles erfolgt, gibt es eine kleine Einführung in die digitale PLL-Schaltungstechnik, wo es sogleich auch um einige praktische Anwendungsbeispiele geht, die allerdings nur kurz mit Blockschemata thematisiert werden.

Zum Schluss gibt es eine Linkliste mit weiteren PLL-Themen in meinen Elektronik-Minikursen. Diese und weitere Links dienen ebenso dem Verständnis dieses Elektronik-Minikurses über PLL. Will man die Brücke zum eigentlichen Ursprung dieses Elektronik-Minikurses schlagen, so muss man zuerst folgenden lesen:



2.   Das PLL-Prinzip und Beispiele

Ein in der Nachrichtentechnik wichtige Methode der Regelungstechnik ist die sogenannte Phase-Locked-Loop-Schaltung, abgekürzt PLL-Schaltung. Auf deutsch heisst PLL soviel wie Nachlaufsynchronisation. Die Aufgabe des PLL besteht darin, die Frequenz f_OUT des Voltage-Controlled-Oscillator (VCO) - spannungsgesteuerter Oszillator - so einzustellen, dass diese mit der Bezugsfrequenz (Referenzfrequenz, Sollfrequenz) f_IN, multipliziert mit dem Teilerfaktor 1/n des Feedback-Frequenzteilers (Feedback-Frequency-Devider), übereinstimmt. Bei einer solchen Übereinstimmung der Frequenzen ist die Phasenverschiebung zwischen den Reckteckspannungen der beiden Eingängen des Phasendetektors PD Null. Je nach Typ des Phasendetektors kann die Phasenverschiebung aber auch einen bestimmten Wert im gerelten Zustand einnehmen, z.B. exakt 90 Grad, wenn der Phasendetektor z.B. aus einem einfache EXOR-Logikgatter besteht.

Es gilt bei folgender Beschreibung, dass der PLL dann eingerastet ist, wenn der Phasenunterschied zwischen den beiden PD-Eingängen Null ist, wie dies das Diagramm in Bild 8 illustriert.

Wenn sich f_IN kurzzeitig ändert, entsteht zwischen f_SOLL und f_IST eine temporäre Phasenverschiebung, weil die Frequenzen nicht mehr identisch sind. Diese Phasenverschiebung schaltet den Ausgang des Phasendetektors PD_OUT kurzzeitig entweder auf beinah die positive oder negative Betriebsspannung, je nachdem welche Frequenz am Eingang des PD grösser ist als die andere. Man betrachte das Diagramm PD_OUT. In der Zeit wo f_SOLL HIGH-Pegel und f_IST LOW-Pegel hat, liegt der Pegel von PD_OUT auf HIGH. Im umgekehrten Fall der beiden PD-Eingangssignale liegt dieser Pegel auf LOW. Diese beiden Spannungswerte ermöglichen das Auf- und Entladen eines Kondensators im Schlaufen-Tiefpassfilter (Loop-Lowpassfilter), das im einfachsten Fall aus einem passiven RC-Glied besteht. Wenn die beiden PD-Eingänge wieder phasenidentisch sind, ist PD_OUT im Tristate-Modus abgeschaltet und das Tiefpassfilter, bzw. dessen Kondensator(en) halten die Spannung für den VCO fast aufrecht, sodass die Bedingung f_IST = f_SOLL fast erfüllt ist. Da das Loop-Tiefpass-Filter jedoch die VCO-Spannung, wegen Selbstentladung der Kondensatoren und der Entladung über den hohen Widerstand des VCO-Einganges, nicht alleine aufrecht halten kann, sinkt automatisch ein klein wenig f_OUT. Der Phasendetektor erkennt sogleich diesen Fehler und es folgt die Nachregelung durch das Nachladen des Kondensators oder der Kondensatoren im Loop-Tiefpassfilter. Im Zustand dieser sehr feinen und steten Nachregelung, d.h. heisst wenn f_IST und f_SOLL fast gleich und fast konstant sind und die Feedback-Frequenzteilung ebenso nicht verändert wird, gibt es an PD_OUT nur noch sehr feine positive und negative Nadelimpulse mit sehr hohen Tastverhältnissen. Diese halten die VCO-Spannung VCO_IN und damit die VCO-Frequenz f_OUT mit einem gewissen Phasenjitter (Phasenrauschen) konstant.

Es sei an dieser Stelle darauf hingewiesen, dass nicht jede PLL-Schaltung genau so funktioniert, wie in Bild 8 gezeigt wird. Es kommt dabei sehr auf den Typ des Phasendetektors an. Hier ist eine Tristate-Funktion im Spiel, die dafür sorgt, dass PD_OUT im geregelten Zustand der PLL meist ausgeschaltet ist. Der Grund dafür ist bereits weiter oben erklärt.

Die einfachste Form eines Phasendetektors ist eine logische EXOR-Schaltung. Diese hat zwar den Vorteil eines besonders geringen Phasenrauschens, dafür jedoch rastet der PLL bei jedem ganzzahligen Vielfachen der Referenzfrequenz ein. Somit kann eine solche PLL-Schaltung nur innerhalb einer Frequenzoktave und nicht einer Frequenzdekade oder mehr eingesetzt werden. Beide Arten der Phasendetektoren enthalten die bekannten PLL-ICs CD4046 bzw. MC14046 und die Highspeed-CMOS-Version 74HC4046. Ich empfehle unbedingt das Datenblatt dieser ICs zu studieren. Betreffs MC14046 empfiehlt sich speziell die letzte Seite des Datenblattes von Motorola. Man beachte die dort gezeigte Grundschaltung mit den Diagrammen und der Berechnungsformeln betreffs Loop-Lowpassfilter. Vielleicht gibt es unter den Lesern auch noch glückliche Besitzer des Datenbuches "CMOS-Logic Data" von Motorola...

Noch ein paar Worte zum Loop-Lowpassfilter. Es ist nicht ganz so einfach wie oben beschrieben. Mit nur einem einfachen passiven RC-Tiefpassfilter ist es in der Regel nicht getan. Der PLL neigt zur Instabilität. Mehr dazu liest man im Kapitel 3.2 Der netzfrequenzsynchrone Frequenzmultiplier.


2.1   Der Frequenzsynthesizer

Ein Frequenzsynthesizer besteht aus einer hochstabilen Referenzfrequenz, die meist mit einem Quarzoszillator realisiert wird. Da diese Frequenz in der Regel sehr hoch ist, oft im MHz-Bereich, wird sie mittels eines Referenz-Frequenzteilers (REFERENCE-FREQUENCY-DIVIDER), meist mit einem fixen Teilerwert, heruntergeteilt. Diese Frequenz ist die Sollfrequenz f_SOLL und gelangt zum einen Eingang des Phasendetektors PD.

Vom Ausgang des VCO wird die Frequenz f_SYNTH mittels digital einstellbarem Feedback-Frequenzteiler (FEEDBACK-FREQUENCY-DIVIDER) heruntergeteilt. Der Ausgang dieses Teilers ist die Ist-Frequenz f_IST. Sie steuert den andern PD-Eingang. Das typische Merkmal eines Frequenzsynthesizers ist die digitale Einstellbarkeit (FREQUENCY) der Ausgangsfrequenz f_SYNTH und diese hat, abgesehen vom Phasenjitter, immer die Stabilität und die Präzision des Quarzgenerators.

f_SYNTH ist immer gleich oder grösser als f_SOLL (im ausgeregelten Zustand), nämlich dann, wenn der Teilerfaktor des Feedback-Frequenzteilers gleich oder grösser als 1 ist. Je mehr dekadische Stufen der Feedback-Frequenzteiler enthält, um so feiner ist die Auflösung der Einstellbarkeit von f_SYNTH. Hat man z.B. 5 Dekaden zur Verfügung, kann man innerhalb einer Dekade ein Teilerfaktor zwischen 10'000 und 99'999 einstellen. Bei f_SOLL von z.B. 0.1 kHz ergibt dies an f_SYNTH einen Frequenzbereich von 1.0000 MHz bis 9.9999 MHz. Mit einer dekadischen Abstufung von z.B. 6 Dekaden erreicht man einen einstellbaren Frequenzbereich zwischen 1.0000 Hz bis 9.9999 MHz, natürlich inklusive der dekadischen Frequenzumschaltung. Dazu braucht es die zusätzliche Frequenzteilerkette mit jeweils fixen Werten von 1:10 und einem digitalen Multiplexer MUX der mittels Kodierschalter (DEK) zur Einstellung der Frequenzdekaden dient. Natürlich kann man die Werte von FREQUENCY und DEK ebenso mit einem Computer über eine Schnittstelle steuern.


2.2   Der Frequenzmultiplier

Was ist der Unterscheid zwischen einem Frequenzsynthesizer und einem Frequenzmultiplier? Der Frequenzsynthesizer hat eine feste und stabile Referenzfrequenz und die Frequenz am Ausgang eines solchen Generators wird mittels variablem Feedback-Frequenzteiler synthetisiert. Der Frequenzmultiplier hat einen Feedbackfrequenzteiler mit fixem Teilerfaktor. Dafür ist die Frequenz am Eingang variabel. Eine solche Schaltung dient dem Zweck, eine höhere Frequenz mit einer niedrigeren zu synchronisieren. Und genau darum geht es in diesem Elektronik-Minikurs, der eine Fortsetzung des ersten Teiles ist. Doch davon später.

In Bild 10 gibt es noch einen weiteren Anschluss mit der Bezeichnung FM_OUT. Eine solche PLL-Schaltung wird auch zur Frequenzdemodulation in FM-Empfängern eingesetzt. Dazu ist der Feedback-Frequenzteiler nicht nötig. Der VCO-Ausgang kann direkt mit dem einen Eingang des PD verbunden werden. Das Prinzip ist denkbar einfach: Wenn f_IN variiert, ändert sich ebenfalls die VCO-Eingangsspannung, welche den VCO nachsteuert. Im neuen nachgeregelten Zustand, also bei einer anderen VCO-Frequenz, messbar an f_OUT, hat die VCO-Eingangsspannung einen neuen Wert. Das Anpassen der VCO-Spannung an eine Änderung der Frequenz am Eingang, ist nichts anderes als eine Frequenz-Demodulation, messbar an FM_OUT.


2.3   Die PLL-Motorsteuerung

Bei der Drehzahlregelung von Elektromotoren gibt es auch eine PLL-Methode. Diese wurden (werden?) in Plattenspieler- und in Magnetbandantrieben eingesetzt. Aber auch dort, wo mehrere Motoren mit starren Drehzahlverhältnissen zueinander laufen sollen, ist das PLL-Verfahren vorteilhaft. Die Solldrehzahl wird von einem heruntergeteilten Quarzgenerator geliefert, die Istdrehzahl wird von einem Impulsgeber auf der Motorwelle geliefert. Der Schmitt-Trigger erzeugt von den Impulsen des mechanischen, magnetischen oder optischen Impulsgebers, steile Flanken, damit diese vom Phasendetektor sauber verarbeitet werden können.


2.4   Das PLL-Musikinstrument

Es gab (gibt?) eine Methode elektronische polyphone Töne mittels vieler PLL-Schaltungen zu erzeugen. Die jeweils niedrigere Tonfrequenz wird 196:1 geteilt und liefert den Sollwert für den folgenden VCO. Der Block PLL enthält hier den Phasendetektor und das Loop-Tiefpassfilter. Die VCO-Frequenz wird mit 185/1 geteilt und der PLL-Schaltung zurückgeführt. Dadaurch stellt sich zwischen den Ausgängen der einzelnen VCOs ein festes Frequenzverhältnis von 196:185 ein. Der Quotient daraus hat einen Wert von 1.059459459 und dies kommt dem Verhältnis der wohltemperierten Tonleiter sehr nahe. Diese PLL-Methode hat den grossen Vorteil, dass nur ein Oszillator abgestimmt werden muss. Bild 12 illustriert drei Töne im Halbtonabstand. Es sind dies die Töne B, H und das C der folgenden Tonleiter, weshalb dieser in Bild 12 mit C' bezeichnet ist. Die beiden Teilerwerte 196 und 185 sind die niedrigsten, mit denen das erwünschte Verhältnis angenähert werden kann.



3.   50-Hz-Notchfilterbank, die Fortsetzung...

Wir kommen an dieser Stelle zur Fortsetzung des ersten Teiles. Bevor man hier weiterliest, sollte man diesen ersten Teil gelesen haben, falls der Leser an der 50-Hz-Notchfilterbank in SC-Filter-Technik interessiert ist. Interessiert sich jemand nur für die PLL-Technik eines Frequenzmultipliers in Anwendung mit der Synchronisation der Netzfrequenz, kann man den ersten Teil ignorieren.


3.1   Netzteil und Synchronisation

Damit ein Taktgenerator mit der Netzfrequenz der 230-VAC-Netzspannung synchronisiert, setzt es voraus, dass die Schaltung mit dieser Netzspannung spannungstransformiert auch betrieben wird. Batteriegeräte sind zwar nicht ganz ausgeschlossen, wenn man die Netzbrummspannung mit einer Antenne aus der Umgebung empfängt, mittels Tiefpassfilter von höherfrequenten Störspannungen befreit und mit einem Schmitt-Trigger dafür sorgt, dass die Flanken des 50-Hz-Rechtecksignales für eine Weiterverarbeitung steil genug sind. Einfach nur ein Stück Draht als Antenne an einen CMOS-Eingang gelötet, wie dies im grossen ELEKTOR-Schaltungs-Doppelheft-2003 in der Applikation 63 auf Seite 82 vorgestellt wird, kann zwar funktionieren, ist aber schon nicht gerade das Gelbe vom Ei. Leider geht der ELEKTOR-Artikel von Myo Min aus Burma nicht auf die Nachteile der Schaltung ein.

Wie auch immer, diese drahtlose Methode setzt stets voraus, dass man auch im Empfangsbereich eines 50Hz-E-Feldes arbeitet. Für Freifeldeinsätze eignet sich diese Methode nicht, wobei zusätzlich die Frage auftaucht, ob es in der freien Natur überhaupt Sinn macht einen einen netzfrequenzsynchronen Taktgenerator zu betreiben. Falls jemand eine (ausgefallene) Idee hat, möge man mir dies bitte per E-Mail mitteilen. :-)

Wir bleiben hier bei einer (seriösen) vollständig netzspannungsbetriebenen Anwendung und betrachten dazu Bild 14:

Die Dimensionierung des Netzteiles mit den beiden bekannten und traditionsreichen Spannungeregler-ICs LM317 und LM337 ist nicht Gegenstand dieses Elektronik-Minikurses. Wenn man dazu mehr wissen möchte, besucht man den Link (1) und man konsultiert entsprechende Datenblätter. Das Netzteil dient bloss zur Anschauung wie eine rechteckförmige netzsynchrone 50-Hz-Taktfrequenz erzeugt wird und selbst dies ist bereits in einem früheren Elektronik-Minikurs ausführlich beschrieben. Den passenden Link findet man in (3) und ich bitte den Inhalt, passend zu Bild 14, dort zu lesen. Es wird dort auch speziell darauf eingegangen, weshalb man das universelle Timer-IC LMC555 auch als Schmitt-Trigger einsetzen kann.


3.2   Der netzfrequenzsynchrone Frequenzmultiplier

Die Funktionsweise des PLL-Prinzips ist weiter oben ausführlich erklärt. Wir betrachten hier ein paar wichtige Details. Man vergleiche das detaillierte Schema in Bild 15 mit dem Prinzipschema in Bild 8. Wichtig zum Verständnis der Schaltung sind die Datenblätter der CMOS-ICs MC14046 oder CD4046 (IC:A) und MC14040 oder CD4040 (IC:B). IC:A ist in Bild 15 aufgeteilt in die beiden Funktionsblöcke IC:A1 und IC:A2. IC:A1 ist der Phasencomparator Typ 2 (PC2). Phasencomparator ist das selbe wie Phasendetektor.

Das netzsynchrone 50-Hz-Rechtecksignal gelangt über das R1/R2/R3-Netzwerk zu dem einen Eingang des PC2. Dieses Netzwerk sorgt dafür, dass der PC2-Eingang mit der internen Self-Bias-Circuit keine zu grosse Eingangsspannung erhält. Wenn man dies nicht beachtet, können lästige Probleme entstehen, welche in einem andern Elektronik-Minikurs ausführlich behandelt werden. Mehr dazu erfährt man im Link (4). Auf den zweiten Eingang folgt das vom Feedback-Frequenzteiler IC:B frequenzgeteilte VCO-Ausgangssignal.

Auf den Phasendetektor folgt das Loop-Tiefpassfilter. Es ist ein passives Tiefpassfilter 2. Ordnung. Die niedrigere Grenzfrequenz ergibt sich aus den Komponenten R4, R5 und C1 und die um etwa einen Faktor 10 höhere aus R4 und C2. Warum nicht einfach nur ein einfaches RC-Tiefpassfilter aus R4 und C1 ohne R5? Damit würde der PLL-Regelkreis nach einer Frequenzänderung am Eingang nur sehr schwach gedämpft einschwingen. Es kann sogar sehr lange dauern. Im Extremfall schwingt er überhaupt nicht ein und er oszilliert zusätzlich mit sehr niedrigen Frequenz, in der Grössenordnung der Grenzfrequenz des einfachen R4C1-Tiefpassfilters. Dieses Problem, auch "Pumpen" genannt, kann man vermeiden, wenn das einfache R4C1-Tiefpassfilter bedämpft wird. Diese Aufgabe übernimmt R5. Damit hätten wir also ein gedämpftes RC-Tiefpassfilter, bestehend aus R4, R5 und C1. Der PLL-Regelkreis arbeitet stabil, allerding mit einem Flankenjitter am rechteckförmigen VCO-Ausgangssignal. Es ist im Prinzip eine schwache Frequenzmodulation. Diese wird durch die Rippelspannung über R5 verursacht. Um diese Rippelspannung wirksam zu unterdrücken, braucht es C2, wobei die Grenzfrequenz aus R4 mit C2 wesentlich höher sein darf. Man schlägt mit diesem etwas komplexeren passiven Tiefpassfilter zwei Fliegen auf einen Schlag: Man erreicht durch die Filterdämpfung eine kurze Einschwingzeit und das PLL-System kann sich, wegen der zwei Grenzfrequenzen, auf keine der beiden Frequenzen einschwingen. Darum arbeitet eine solche PLL-Schaltung sehr stabil und erst noch mit sehr geringem, d.h. kaum am Oszilloskopen sichtbaren Flanken- bzw. Phasenjitter. Wer mehr zu diesem Thema erfahren will, so erfährt man mehr im Link (5).

Der VCO des CD4046 oder MC14046 (IC:A2) ist mit R6, R7 und C3 so dimensioniert, dass für die sehr geringe Frequenzvariation eine nicht zu kleine DC-Regelspannung am VCO-Eingang wirksam sein muss. Diese Desensibiliserung des VCO trägt einer stabilen und flankenjitterarmen VCO-Ausgangsspannung zusätzlich Rechnung. Um dies richtig zu verstehen, muss man den VCO-Teil im CD4046- oder MC14046-Datenblatt genau studieren.

Der Feedback-Frequenzteiler IC:B übernimmt das Ausgangssignal des VCO und teilt dessen Frequenz durch den am DIL-Schalter (Mäuseklavier) eingestellten binären Wert. Die Kontakte des DIL-Schalters bilden zusammen mit den Dioden ein passives UND-Gatter mit soviel Anschlüssen, wie Kontakte eingeschaltet sind. IC:B ist der altbekannte und traditionsreiche asynchrone 14-Bit-Binärzähler der CMOS-Familie MC14xxx oder CD4xxx. IC:B erhöht (incrementiert) seinen binären Zahlenwert bei jeder fallenden Flanke des rechteckigen VCO-Ausgangssignales. Wenn IC:B an den Q-Ausgängen den Wert der eingeschalteten Kontakte - im vorliegenden Beispiel die Bitwerte 2, 4, 5 und 6 - erreicht, d.h. die Ausgänge Q3, Q5, Q6 und Q7 auf HIGH-Pegel liegen, gelangt ebenfalls ein HIGH-Pegel auf den Reset-Eingang (Pin 11) von IC:B. Der Zähler wird auf den binären Nullwert zurückgesetzt und das Aufwärtszählen beginnt von Neuem. R10 arbeitet als Pullup-Widerstand. Er sorgt dafür, dass der Reset-Eingang auf HIGH-Pegel liegt, solange alle zugeschalteten Q-Ausgänge von IC:B auf HIGH-Pegel liegen. Dieser Pullup-Widerstand ist nötig, weil im Zustand des HIGH-Pegels der Q-Ausgänge die Dioden sperren. Dies bedeutet, dass ohne R10 der Reset-Eingang elektrisch undefiniert wäre. Wenn ein zugeschalteter Q-Ausgang auf LOW-Pegel liegt, leitet die zugehörige Diode und am Reset-Eingang liegt ebenfalls ein LOW-Pegel. Weil die Schaltung symmetrisch gespiesen wird, ist der LOW-Pegel nicht GND, sondern -Ub. Genau genommen ist der LOW-Pegel um den Betrag der Diodenflussspannung positiver. Mit Silizium-Dioden sind es etwa 0.65 V, mit Shottky-Dioden etwa 0.25 V. Solange ein Q-Ausgang, der über den DIL-Schalter und der Diode mit dem Reset-Eingang von IC:B vebunden ist, auf LOW-Pegel liegt, ist IC:B freigeschaltet bei jedem VCO-Taktimpuls seinen binären Zahlenwert zu erhöhen.

Mit R9 und C4 wird der Resetvorgang geringfügig verzögert. Dadurch entsteht auf dem Bild des Oszilloskops einen gut sichtbaren Impuls. Damit kann man leichter, wenn nötig, die Vorgänge der Schaltung analysieren. Ohne diese Verzögerung entsteht ein extrem schmaler Impuls, der bei geringster parasitärer kapazitiver Belastung den HIGH-Pegel nicht erreicht und dann das Funktionieren der PLL nicht gewährleistet ist. Die Impulsbreite ist hier mit 10 µs willkürlich definiert. Bei höheren VCO-Frequenzen muss dieser Wert reduziert werden. Die Impulsbreite muss auf jedenfall kleiner als die Periode des VCO-Taktsignales sein. Die minimale Impulsbreite muss so gross sein, dass die sequentielle Schaltung des Phasendetektors (Flipflop-Prinzip) sicher schaltet und den logischen Zustand halten kann. Ein sicheres Mass dafür wäre die sogenannte Propagation-Delaytime des Phasendetektors PC2. Darunter versteht man die Verzögerung zwischen der steigenden Flanke am Eingang (Pin 3) und der Reaktion durch die Impulsflanke am Ausgang (Pin 13) des PC2. Leider steht darüber nichts im Datenblatt, weder bei Motorola noch bei National-Semiconductor, ausser bei der HCMOS-Version 74HC4046. Wenn man einen MC14046 oder CD4046 einsetzt und man will mit sehr kurzen Impulszeiten arbeiten, muss man dies praktisch erproben. Es empfiehlt sich, wenn man R9 kleiner wählen muss, auch R10 zu reduzieren. Man darf es nur nicht soweit übertreiben, dass die Q-Ausgänge von IC:B überlastet werden und so der LOW-Pegel zu sehr angehoben würde.

R8 vermeidet die direkte Ankopplung des VCO-Ausganges an eventuell lange Leitungen zu den SC-Filtern (siehe erster Teil), um den VCO kapazitiv nicht unnötig zu belasten, das zu Instabilitäten führen könnte.

Wie funktioniert die NOT-LOCKED-Anzeige? Man beachte in Bild 8 das Diagramm PD_OUT im eingerasteten PLL-Zustand. Es zeigen sich zwecks geringfügigster Nachregelung der VCO-Frequenz nur noch feine positive und negative Nadelimpulse, - Impulse mit sehr kurzer Dauer und sehr hohem Tastvershältnis. Im (noch) nicht eingerasteten Zustand, zeigen sich positive oder negative längerandauernde Impulse mit geringerem Tastverhältnis. Der Ausgang PHASE-PULSES - auch LD genannt - (Pin 1) erzeugt Impulse mit den selben Tastverhältnissen. Einziger Unterschied ist der, dass der Ruhepegel auf dem HIGH-Pegel liegt und die Impulse immer negativ sind. Man schaue sich dies im Datenblatt genau an. Diese Impulse benutzt die Schaltung mit dem PNP-Transistor T um anzuzeigen ob der PLL-Regelkreis eingerastet ist oder nicht. Ist er eingerastet, dann sind die Impulse so kurz und das Tastverhältnis ist so gross, dass die Impulse durch die Tiefpassfilterung mit R11 und C5 wirksam unterdrückt werden. Die Basis von T bleibt stromfrei. Es gibt keinen Kollektorstrom und die LED leuchtet nicht. Wenn der PLL-Regelkreis jedoch nicht eingerastet ist oder wegen einem Fehler nicht einrasten kann, dann leuchtet die LED, weil die Basis von T ausreichend lange Basisstrom erhält.


3.3   Die 50-Hz-Notchfilterbank

Bild 16 zeigt im Blockschaltbild wie der netzfrequenzsynchrone 50-Hz-Taktgenerator des Netzteiles (Bild 14), der PLL-Frequenzmultiplier (Bild 15) und vier 50-Hz-Notchfilter (Bild 5 in Teil 1) in einem elektromedizinischen Messgerät implementiert sein können. Im vorliegenden Beispiel, ein vierkanaliger EMG-Messverstärker. Die Anzahl der Kanäle kann beliebig erweitert werden.

Sehen wir uns einen Kanal etwas näher an: Auf die Elektroden folgt ein hochempfindlicher und rauscharmer EMG-Vorverstärker IC:A, realisiert als Instrumentation-Amplifier. Auf diese Verstärkung folgt zum Schutz des Patienten der notwendige Trennverstärker IC:B. Danach folgt ein weiterer einstellbarer oder computerprogrammierbarer Verstärker, mit dem das verstärkte EMG-Signal an die Aussteuerbarkeit des A/D-Wandlers im Computer angepasst wird. Es folgt das 50-Hz-Notchfilter, das noch immer schwach störenden Netzbrumm, trotz symmetrischer Signalmessung, wegfiltert. Vor der A/D-Wandlung folgt ein aktives Antialiasing-Tiefpassfilter, das dafür sorgt, dass keine Signalteile oberhalb der halben Abtastfrequenz des A/D-Wandlers (Nyquist-Theorem) in das digitale System gelangen.

Noch ein paar Worte zur Betriebsspannung. Sie ist hier mit ± 7VDC angegeben. Das kann so sein, muss aber überhaupt nicht. Je nach Anwendung kann man die gesamte Anlage auch mit ± 5VDC betreiben oder auch getrennte Betriebsspannungen sind möglich, in dem das Notchfilter mit dem integrierten SC-Tiefpassfilter mit ±5 VDC oder ±7 VDC und die übrigen analogen Schaltungen mit ±12 VDC oder ±15 VDC betrieben werden. Beim integrierten SC-Tiefpassfilter muss man berücksichtigen, dass es eine CMOS-Schaltung ist, welche typisch von ±2.5 VDC bis ±8 VDC (oder als single-supply von +5 VDC bis +16 VDC) betrieben werden kann. Der Worstcase-Limit liegt bei ±9 VDC oder +18 VDC.



4.   Links

Thomas Schaerer, 05.07.2004 ; 24.01.2006 ; 07.08.2014
Ehemals publiziert in der MegaLink 05/2002,
für das ELKO neu überarbeitet.