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D- und RS-FlipFlop (Elektronik)

verfasst von geralds , Wien, AT, 26.02.2011, 21:33 Uhr

hi,

Hier wäre es zu erkennen:

Beim Logiksymbol kannst es erkennen an der Art der Symbole, bzw. dem Signalnamen.

Vorausschickend nun mal, das FF ist in 2 Hälften geteilt:
Grundsätzlich wird immer der Ruhezustand gezeichnet,
außer aufgrund besonderen Angaben.
Man richtet sich nach den Ausgängen, --> die Aussage, was man haben will.
D.h. normal, in Ruhe, ist der Ausgang Q/ (Q-quer) auf Pegel high..1;
der Ausgang Q auf Pegel low...0.

So nun, beim Takt gesteuerten FF egal welcher Art ändert sich der Ausgang beim Wechsel des Clock Eingangs.
Achtung, der Satz ist hier nur mal grundlegend, weil es gibt ja Varianten. --- später mehr.

Also,,,,
Beim Taktzustands-FF (Pegel gesteuertes FF) hast lediglich den Signalnamen C der anzeigt, dass es ein D-FF ist. Damit ist, wie du mit Hilfe der Schaltung siehst,
bei jedem high_Pegel der Eingänge ändert sich der Zustand.
Erkennbar an dem einfach verdrahteten AND Gate.
==> S AND C = wahr;

...nun der Unteschied:
Beim Taktflanken-FF hast in der Mitte am Signalnamen C noch ein Dreieck im Symbol.
Das ist das Zeichen für "Flanke", bzw. zeitgesteuerte Pegelwechsel.
~~~~ Flanke ist ähnlich, so viel wie "an der Kante entlang zur Mitte; Football " --- in diesem Fall wäre die Mitte der Logikpegel oben (high) oder unten (low),
und an den "Kanten" der Pegel, welche ja sich dynamisch verhalten, die Flanken, entweder rauf (high-aktive Flanke) oder runter (low-aktive Flanke).

Im Schaltplan hast nun, damit eine Flankensteuerung entsteht, ein "Zeitverzögerungsleitung",
in Form von diesen 3 Inverter_Gates und ein AND mit einem zusätzlichen Eingang.
Damit entsteht eine Art Vorbereitung, und dann nach Verzögerung von 3 Gate-Durchlaufzeiten das wirkliche Durchschalten zum Ausgang wahr.

==> S AND C (die Vorbereitung, (weit hergeholt auch Freigabe)) AND C_verzögert (die erzeugte Schaltflanke) = wahr.
""Freigabe"" wird oft mit AND Gates realisiert.

Das wären die wichtigsten Erkennungsmerkmale.

---> einige angesprochene Varianten:
Der Clock kann low aktiv sein, -- er bekommt einen Inverter_Ring am Eingang; ist einach ein Inverter vorgeschaltet.
Ein Takt gesteuertes FF kann auch ein Master-Slave haben.
http://www.elektronik-kompendium.de/sites/dig/0210221.htm
http://www.elektronik-kompendium.de/sites/dig/0210032.htm

Hier hast weiter führende Erklärungen, dazu sind die Symbole der Logiken auch schon moderner...
http://www.elektronik-kompendium.de/sites/dig/0210033.htm
http://www.elektronik-kompendium.de/sites/dig/0209301.htm
Im Link sind auch einige FF im einem Winkel an dessen Ausgängen
gezeichnet.
Hausaufgabe: was bedeutet das... Tip: ist im Text klar beschrieben.

Grüße
Gerald
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