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Board-Ansichthochstabiler Frequenzsynthesizer / PLL / Chip (Elektronik)
verfasst von schaerer
, Kanton Zürich (Schweiz), 05.08.2014, 19:04 Uhr
Hallo Carlo,
» ich bin positiv überrascht über die Resonanz. Vielen Dank. Die Tipps und
» auch den Artikel habe ich mir angesehen. Ich hatte schon sowas im
» Hinterkopf, dass da "analog zwischengefiltert" werden muss, wäre aber nicht
» auf diese Lösung mit den gepaarten C's und den R's gekommen.
Auf diese Idee kam ich damals in den 1980er-Jahren beim realen Experimentieren, Beobachten und Nachdenken. Da dachte ich, es muesste eigentlich gehen wenn ich fuer die zweite Grenzfrequenz einen viel höheren Wert nehme um den Jitter weg zu kriegen. Und so war es denn auch. Dadurch vermied ich gegenseitige Beeinflussungen...
Es gibt in einem Motorola-Buch eine relativ einfache Annäherungsformel um das einfache gedämpfte Loop-Tiefpassfilter zu berechnen. Aber das alleine genügt halt schon nicht...
Heute kann man - wer's kann - simulieren. Ein Ersatz zum Experimentieren ist es aber nicht (immer). Aber das erklärt viel besser als ich der Autor des folgenden Beitrages:
"Simulieren und Experimentieren, ein Vorwort von Jochen Zilg"
http://www.elektronik-kompendium.de/public/schaerer/vorwort.htm
Auf jedenfall viel Spass bei der Optimierung Deines PLL-Regelkreises... 
--
Gruss
Thomas
Buch von Patrick Schnabel und mir zum Timer-IC NE555 und LMC555:
https://tinyurl.com/zjshz4h9
Mein Buch zum Operations- u. Instrumentationsverstärker:
https://tinyurl.com/fumtu5z9
Gesamter Thread:
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