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Board-Ansichthochstabiler Frequenzsynthesizer / PLL / Chip (Elektronik)
verfasst von schaerer
, Kanton Zürich (Schweiz), 31.07.2014, 21:21 Uhr
» » ... Dazu folgende Schaltung:
» » 
» »
» » Wenn C4 fehlt, arbeitet die PLL stabil in Bezug auf die
» Ausgangsfrequenz,
» » jedoch mit einem gewissen Phasenjitter, der durch die restliche
» » Rippelspannung an R4 verursacht wird. Ist C4 dabei, reduziert dieser den
» » Rest-Rippel und somit den Jitter signifikant.
» »
» » Mehr dazu liest Du in:
» »
» » "PLL-Frequenzsynthesizer mit digitalem Potentiometer"
» » http://www.elektronik-kompendium.de/public/schaerer/pllsynth.htm
» »
» » Gehe zum Kapitel "3.5 Das Loop-Tiefpassfilter".
» »
» » Ich hoffe, dies hilft Dir in Bezug auf das Phasenjitterproblem ein Stück
» » weiter. Um auf Dein Projekt näher einzugehen, fehlt mir momentan dazu
» die
» » Zeit.
»
» ---
» Wenn man gleich eine C-Gruppe macht mit noch einem, zwei parallel
» und noch kleinerer Cap. <..> 100n, ..<..>.. 10n, oder so;
» halt getüftelt passend und an passenden Stellen auf dem Print platziert,
» könnte man den Jitter praktisch wegradieren.
Gute Ergänzung Gerald, danke. Das war in meinem damaligen Projekt nicht das Problem. Es war mit diesem passiven TP-Filter zweiter Ordnung mit dem 10-fachen Cuttoff-Freqenzabstand ausreichend genug, so dass auf dem Oszi mit maximal gedehnter Darstellung kein Jitter mehr sichtbar war.
Seltsam ist übrigens, dass man dazu in der Fachliteratur nur sehr wenig findet. Im PLL-Buch von Roland Best liest man nichts, - falls Du dies kennen solltest.
--
Gruss
Thomas
Buch von Patrick Schnabel und mir zum Timer-IC NE555 und LMC555:
https://tinyurl.com/zjshz4h9
Mein Buch zum Operations- u. Instrumentationsverstärker:
https://tinyurl.com/fumtu5z9
Gesamter Thread:
, 31.07.2014, 20:54, 31.07.2014, 21:04, 31.07.2014, 21:21, 31.07.2014, 22:23, 01.08.2014, 10:32, 01.08.2014, 13:37, 05.08.2014, 19:04