Forum

Hallo,
ich habe gerade ein kleines Experiment zur Tristate Logik gemacht. Der Sinn ist ja das beide FETs sperren, wenn Tristate aktiviert ist. Das hab ich auch mal in einer Simulation ausprobiert, aber sobald beide FETs sperren geht der Ausgang immer gegen 5V wenn er nicht von außen beschaltet ist. Sobald ich ein Widerstand nach GND lege geht der Eingang wie erwartet sofort auf GND. Also es fließt kein Strom. Aber wie kann es sein das der Ausgang, sobald beide FETs gesperrt sind. Und bevor beide gesperrt haben der Ausgang auf GND lag, er sich 5V (hälfte der Betriebsspannung annähert, aber sobald ich ihn beschalte sofort gegen Null geht. (Eingänge liegen auf definiertem Potential!)

Gruß Seb

Hier der Schaltplan:

» Hier der Schaltplan:
»
»
»

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Ah,, angenehm, dein png Bild geht.

---
Schaltung, Tri-State:
So gehts nicht - Murks.

Tip:
Schau in Datenblatt der TRI-State Logiken und bastle
diese' Schaltung nach.
Deine obige Schaltung schrotte bitte sofort.

Grüße
Gerald
---

--
...und täglich grüßt der PC:
"Drück' ENTER! Feigling!"

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» Schau in Datenblatt der TRI-State Logiken und bastle
» diese' Schaltung nach.
» Deine obige Schaltung schrotte bitte sofort.
»
» Grüße
» Gerald
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Die sehen am Ende nicht viel anders aus! Kann auch gerne mal eine Ausgangsstufe aus einem Datenblatt reinstellen. Nur die Logik davor mach ich manuell. Was spricht dagegen durch richtige Potentiale die FET's zu sperren. Und wenn man die beide sperrt sollte sich doch kein Potential in der Mitte bilden!

Hier hast du die Vorlage, und die Ausgangsstufe sieht genau so aus wie meine. Es geht doch nich um die realisierung der Logik. Sondern um den Fall wenn beide MOSFETs gesperrt sind!

Hallo,
womit misst Du denn? Multimeter mit 10MOhm Eingangswiderstand? Dann siehst Du hier wahrscheinlich die Leckströme. Tristate-Ports sind ja im Normalfall nie unbeschaltet, oft liegen sie an Bussystemen, die entsprechend mit einem Widerstand abgeschlossen sind. Dein Messbedingungen entsprechen also nicht der Realität -Über die Schaltung kann man sich dann auch noch Gedanken machen - aber das sprach Gerald ja schon an. . .
Viele Grüsse
Hartwig

» Hallo,
» womit misst Du denn? Multimeter mit 10MOhm Eingangswiderstand? Dann siehst
» Du hier wahrscheinlich die Leckströme. Tristate-Ports sind ja im Normalfall
» nie unbeschaltet, oft liegen sie an Bussystemen, die entsprechend mit einem
» Widerstand abgeschlossen sind. Dein Messbedingungen entsprechen also nicht
» der Realität -Über die Schaltung kann man sich dann auch noch Gedanken
» machen - aber das sprach Gerald ja schon an. . .
» Viele Grüsse
» Hartwig
Wie gesagt, da ist natürlich noch keine Logik drin. Aber wenn man denn Fall von beide sperren haben möchte, kann man ja auch einfach die Gates jeweils mit Source verbinden. Und ich hab das simuliert. Und wenn der Ausgang nicht auf ein bestimmtes Potential gebracht wird stellt sich V_DD / 2 ein am Ausgangspin.

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» Wie gesagt, da ist natürlich noch keine Logik drin. Aber wenn man denn Fall
» von beide sperren haben möchte, kann man ja auch einfach die Gates jeweils
» mit Source verbinden. Und ich hab das simuliert. Und wenn der Ausgang nicht
» auf ein bestimmtes Potential gebracht wird stellt sich V_DD / 2 ein am
» Ausgangspin.

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Tri-State heißt auch anders in der Handhabe High-Z, heißt hohe Impedanz.
Damit soll sich, ja, VDD/2 ergeben, weil sich die "unbelasteten" Impedanzen
(Imp. zu Plus, Imp. zu GND) zum Messgerät ausgleichen.
nämlich:::
-->> die Messspitze rot liegt in der "Mitte" der Versorgung - zwischen den MOSFETs -,
Msp-schwarz auf GND und die Leckströme durch die beiden MOSFETS,
unter' der angelegten Spannung VDD, machen diese Drift möglich.
-- ist ja eben alles hoch-, bis höchstohmig.

Daher muss man bei Tri-State auch noch einiges mehr
beachten, als bei einem normalen Totem-Pol.

->> Tri-State_Ausgang, Tri-State_Eingang -- beide müssen
mit der Impedanz angepasst werden.
Tri-State "floatet" beim High-Z Zustand.
Zweck: eine andere Logik kann an dieser Leitung, ohne zu
stören, bzw. ohne gestört zu werden, ihr Digi-Ding spielen.
In der Fehlanpassung liegen die meisten Fehler - sind am
Häufigsten beim Routen der Leiterbahnen zu finden.
Die IC-Platzierung ist das Nächste, dann die Terminierung.

So mal im Groben.

So gesehen - dein Aufbau ist soweit ein Ansatz, ok, aber der richtige
Impedanz-Abschluss und die richtige Eingangsbeschaltung fehlen.
'Auch das Messsystem ist hierin zu involvieren'.

Texas hat ein ganzes Buch, einige Bücher, dazu.

Grüße
Gerald
---

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...und täglich grüßt der PC:
"Drück' ENTER! Feigling!"

» ->> Tri-State_Ausgang, Tri-State_Eingang -- beide müssen
» mit der Impedanz angepasst werden.

» So mal im Groben.
»
» So gesehen - dein Aufbau ist soweit ein Ansatz, ok, aber der richtige
» Impedanz-Abschluss und die richtige Eingangsbeschaltung fehlen.
» 'Auch das Messsystem ist hierin zu involvieren'.
»
» Texas hat ein ganzes Buch, einige Bücher, dazu.
»
» Grüße
» Gerald
» ---

Oh okay... Und was bedeutet jetzt Anpassung konkret? Also was bedeutet es die Impedanz an den Ausgang anzupassen. Ich mein an den Leckströmen der MOSFETs kann ich doch nichts ändern, oder?

» Oh okay... Und was bedeutet jetzt Anpassung konkret? Also was bedeutet es
» die Impedanz an den Ausgang anzupassen. Ich mein an den Leckströmen der
» MOSFETs kann ich doch nichts ändern, oder?

Mach dir klar, was ein Tristate Ausgang bedeutet und was der macht: Zwei (oder mehr) Ausgänge gehen auf ein und denselben Kontakt. Wenn die beiden gleichzeitig an sind und unterschiedliche Pegel haben, arbeiten die gegeneinander und es gibt einen Kurzschluß. Also muß einer von den beiden in den Tristate geschaltet werden, damit der andere (allein) den Kontakt bedienen kann. Danach kommt der andere evtl an die Reihe.
Am Telefon können auch nicht beide gleichzeitig reden - bzw es kommt nix sinnvolles dabei raus.

Ausgang = Z = Tristate, heißt: das IC bedient den Ausgang nicht. Der kann irgendwo hängen, wegen Leckströmen, Brummspannungen oder eben einem anderen parallelgeschalteten Ausgang, der nicht Tristate ist. Dieser andere dann aktive Ausgang bestimmt dann den Pegel.

Zu deiner Prinzipschaltung: wenn keiner der beiden Schalter geschlossen ist, hat das Gate einen nicht definierten Pegel. Meist durch die Kapazität und das hochohmige Gate den letzten Zustand. Und was der FET macht, ist nicht vorauszusehen. Brummen oder Fingerkontakt kann den FET schalten.

hws

Hi,

» ich habe gerade ein kleines Experiment zur Tristate Logik gemacht. Der Sinn
» ist ja das beide FETs sperren, wenn Tristate aktiviert ist. Das hab ich
» auch mal in einer Simulation ausprobiert, aber sobald beide FETs sperren
» geht der Ausgang immer gegen 5V wenn er nicht von außen beschaltet ist.

Nun ja. Wie wäre es, wenn Du mal ein richtiges" Experiment machst- also mit Lötkolben und realem Schaltkreis?
Vorher vielleicht auch mal ein Blick in einschlägige Datenblätter? Nehmen wir mal den guten alten 74HC126, weil es hier im Elko einen Artikel gibt, der sich darauf bezieht und der auch Deinem "Experiment" etwas ähnlich sieht.
Da finden wir dann einen Parameter Ioz, das ist der Ausgangs- Leckstrom im tristate- Zustand. Bei Vcc = 6 Volt liegt der zwischen +/- 0,01 und +/- 0,5 µA bei 25 °C.
Nun kannst Du Dir mal die parasitären Widerstände ausrechnen und abschätzen, welchen Eingangswiderstand ein Voltmeter braucht, um die reale Ausgangsspannung messen zu können (vgl. auch den Beitrag von Hartwig!).

Das wäre die Realität. Auch da wird der Ausgang zu irgendeinem Spannungswert driften- seeeehr hochohmig zwar, aber real. Nur wird das nicht die Hälfte der Betriebsspannung sein, weil die Widerstände, wie gesagt, hauptsächlich parasitäre sind.
Und praktisch ist der genaue Wert auch (im Rahmen der Datenblattangaben natürlich) völlig schnuppe, weil die dem tristate- Ausgang in einer praktischen Anwendung parallel liegenden aktiven Ausgänge ja um Größenordnungen niederohmiger sind.

Zu Deinem Simulationsergebnis kann ich nur sagen, dass aus einer Simulation immer nur das rauskommen kann, was irgendwer vorne reingegeben hat. Hier wären das im Modell der FETs irgendwelche Werte für die Kanalwiderstände im gesperrten Zustand. Sehr hochohmige, aber doch sicherlich an die Realität angelehnt (s. die obigen Werte) und scheinbar für Deine beiden FETs gleich.

Gruß
Bernhard

» Oh okay... Und was bedeutet jetzt Anpassung konkret? Also was bedeutet es
» die Impedanz an den Ausgang anzupassen. Ich mein an den Leckströmen der
» MOSFETs kann ich doch nichts ändern, oder?

Ein wenig anders rum. Vor allem dann, wenn man simuliert und die Leckströme sind der Simulation bekannt. Angenommen, sie sind von beiden FETs gleich gross, dann stellt sich am Knotenpunkt der beiden Drain-Anschlüsse die halbe Betriebsspannung ein.

Aber nur rein theoretisch. Das könnte bei der Simulation vielleicht zu dem Resultat führen, wovon Du schreibst.

Nicht in der Praxis, weil elektronische Messgeräte meist einen Eingangswiderstand in der Grösse von 10 M-Ohm haben. Die FET-Leckströme sind so klein, dass Ub/2 am Ausgang durch diese Last massiv beeinflusst wird und zwar in Richtung GND.

--
Gruss
Thomas

Buch von Patrick Schnabel und mir zum Timer-IC NE555 und LMC555:
https://tinyurl.com/zjshz4h9
Mein Buch zum Operations- u. Instrumentationsverstärker:
https://tinyurl.com/fumtu5z9

» » Oh okay... Und was bedeutet jetzt Anpassung konkret? Also was bedeutet
» es
» » die Impedanz an den Ausgang anzupassen. Ich mein an den Leckströmen der
» » MOSFETs kann ich doch nichts ändern, oder?
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» Ein wenig anders rum. Vor allem dann, wenn man simuliert und die Leckströme
» sind der Simulation bekannt. Angenommen, sie sind von beiden FETs gleich
» gross, dann stellt sich am Knotenpunkt der beiden Drain-Anschlüsse die
» halbe Betriebsspannung ein.
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» Aber nur rein theoretisch. Das könnte bei der Simulation vielleicht zu dem
» Resultat führen, wovon Du schreibst.
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» Nicht in der Praxis, weil elektronische Messgeräte meist einen
» Eingangswiderstand in der Grösse von 10 M-Ohm haben. Die FET-Leckströme
» sind so klein, dass Ub/2 am Ausgang durch diese Last massiv beeinflusst
» wird und zwar in Richtung GND.

Okay. Dass ein Messgerät mir wahrscheinlich 0V anzeigen würde hab ich mir schon fast gedacht...

Aber zum Thema "Impedanzanpassung". Was bedeutet das denn jetzt konkret. Und was bedeutet das konkret für diese Schaltung? Ich meine Die Leckströme sind doch Bauteilspezifisch. Was ist mit "Impedanzanpassung" gemeint?

» » Oh okay... Und was bedeutet jetzt Anpassung konkret? Also was bedeutet
» es
» » die Impedanz an den Ausgang anzupassen. Ich mein an den Leckströmen der
» » MOSFETs kann ich doch nichts ändern, oder?
»
» Mach dir klar, was ein Tristate Ausgang bedeutet und was der macht: Zwei
» (oder mehr) Ausgänge gehen auf ein und denselben Kontakt. Wenn die beiden
» gleichzeitig an sind und unterschiedliche Pegel haben, arbeiten die
» gegeneinander und es gibt einen Kurzschluß. Also muß einer von den beiden
» in den Tristate geschaltet werden, damit der andere (allein) den Kontakt
» bedienen kann. Danach kommt der andere evtl an die Reihe.
» Am Telefon können auch nicht beide gleichzeitig reden - bzw es kommt nix
» sinnvolles dabei raus.
»
» Ausgang = Z = Tristate, heißt: das IC bedient den Ausgang nicht. Der kann
» irgendwo hängen, wegen Leckströmen, Brummspannungen oder eben einem anderen
» parallelgeschalteten Ausgang, der nicht Tristate ist. Dieser andere dann
» aktive Ausgang bestimmt dann den Pegel.
»
» Zu deiner Prinzipschaltung: wenn keiner der beiden Schalter geschlossen
» ist, hat das Gate einen nicht definierten Pegel. Meist durch die Kapazität
» und das hochohmige Gate den letzten Zustand. Und was der FET macht, ist
» nicht vorauszusehen. Brummen oder Fingerkontakt kann den FET schalten.
»
» hws

Das es hochohmig bedeutet war mir schon klar, nur war mir die Spannung UB/2 etwas "zu definiert" und es kam mir einfach komisch vor.

Naja, die Taster sind ursprünglich Umschalter gewesen. Habe auf die schnelle keinen in EAGLE finden können und habe deswegen Taster ersatzweise verwendet. Die MOSFETs haben im Original immer ein definiertes Potential am Gate liegen.

» Was ist mit "Impedanzanpassung" gemeint?

Gar nichts - bzw nichts sinnvolles.
Ein Tristate Ausgang nur für sich hat einen undefinierten Pegel - sehr hochohmig - das kann auch Ub/2 sein. Zu diesem Zeitpunkt wird kein Eingang das dortige Signal auswerten.
Wenn ein zweiter Ausgang das dortige Signal (relativ) niederohmig einstellen will, "gewinnt" er gegenüber dem hochohmigen Z-Signal. Und genau das ist Sinn der Sache.
Was erwartest du denn, wohin ein Z-Ausgang läuft? Durch die Kapazität der Leitung und des folgenden Einganges wird er Ausgang erstmal seinen vorigen Zustand beibehalten - und dann ganz langsam (Milli- oder Mikrosekunden!) irgendwohin driften.
Nimm einen Oszi und sieh dir auf einer Uralt-Schaltung (Z80 z.B.) den Datenbus an.
Aush an einer aktuellen PC-CPU könntest du das versuchen, aber im GHz Bereich gibt es nicht viel Zeit zum Wegdriften eines TristateAusganges.

Was denkst du, wozu der Z-Zustand gut sein soll?

hws

» Aber zum Thema "Impedanzanpassung". Was bedeutet das denn jetzt konkret.

Generell verstehe ich unter Impedanzanpassung, dass Ausgangsimpedanz der Eingangsimpedanz dann entsprechen muss, wenn bei einer Übertragung mit Kabel bei Nichtanpassung es zu unerwünschten Reflexionen kommt.

Bei NF-Übertragungen ist eine solche Anpassung (noch) nicht nötig, jedoch bei HF schon eher, je nach Frequenz halt. In diesem Sinn ist 1 MHz Sinus noch keine HF, jedoch ein winziger Bruchteil dieser Frequenz mit steilflankigen Rechtecksignalen eben schon.

Das ist hier aber eher nicht das Thema, denk ich.

» Und was bedeutet das konkret für diese Schaltung? Ich meine Die Leckströme
» sind doch Bauteilspezifisch. Was ist mit "Impedanzanpassung" gemeint?

Ich denke es geht um folgendes:

Wenn Du z.B. zwei Tristate-Ausgänge parallel schaltest und beide Ausgänge haben den Zustand Z (Z = open) und dieser gemeinsame Ausgang geht zu einem nächsten Logik-Eingang, dann ist auf diesem Signalpfad nichts definiert. Wenn der nachfolgende Eingang in CMOS vorliegt, dann ist dieser Signalpfad dem spontan einwirkenden elektrischen Feld von irgendwo ausgesetzt und die Spannung geht wild rauf und runter. Weil ein CMOS-Eungang extrem hochohmig ist.

Um diesen Zustand zu vermeiden setzt man ein sogannter Pullup-Widerstand ein. Dieser sorgt dafür, dass beim Z-Zustand die Signalpfadspannung logisch HIGH gesetzt wird. So etwas nennt man eine Wired-OR-Verknüpfung.

Wenn das klar ist, kommen wir jetzt zur Widerstandsanpassung. Das bedeutet, der Pullup-Widerstand darf nur so hochohmig sein, dass die Schaltflanken auf Grund von parasitären Kapazitäten (z.B. Leiterbahnen) nicht unzulässig an Steilheit verlieren. Der Widerstand darf aber auch nicht so niederohmig sein, dass er über Gebühr den IC-Ausgang strapaziert (siehe Datenblatt).

So etwa der Inhalt für den Umgang mit Tristateschaltungen in Kürze.

Ich kann Dir noch folgendes empfehlen:

"Tristate-Logik, Grundlage und Praxis"
http://www.elektronik-kompendium.de/public/schaerer/tristate.htm

"Pullup-, Pulldown-Widerstand
Massnahmen zur Entstörung bei langer Leitung
Openkollektor - Wired-OR - Latchup-Risiken"
http://www.elektronik-kompendium.de/public/schaerer/pullr.htm

Ich hoffe, das hilft Dir jetzt weiter...

--
Gruss
Thomas

Buch von Patrick Schnabel und mir zum Timer-IC NE555 und LMC555:
https://tinyurl.com/zjshz4h9
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