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4020 Counter / clear = Das Phänomen bleibt komisch! (Bauelemente)

verfasst von schaerer , Kanton Zürich (Schweiz), 05.06.2012, 09:12 Uhr
(editiert von schaerer am 05.06.2012 um 09:15)

Hallo Gerald,

» Der Steuerstrom hat in der Mitte den höchsten Wert. --- Aufpassen auf dieser Stelle! -- sollte hier der der FAN-In von der Folgelogik zum FAN-Out vom Vor-Gate zu hoch werden, pengs... ok, anderes Thema.

Das verestehe ich jetzt nicht. Eingangsströme gibt es eigentlich nur bei TTLs, vor allem wenn ein Ausgang einen Eingang auf LOW zieht. Bei CMOS gibt es das, ausser Ströme verursacht durch parasitäre Kapazitäten, nicht.

Ich rede vom Strom am CMOS-Eingang und nicht der Betriebsstrom des IC selbst. Das ist etwas ganz anderes.

Seltsam ist ja folgendes: Der HIGH-Pegel des Logiksignals am Ausgang des AND-Gatter wird beim Anschliessen an den Reset-Eingang des 4020 von normalerweise fast 5 V auf 100 mV heruntergezogen, wobei das Logiksginal, mit der natürlich reduzierten HIGH-Dauer, weiter bestehen bleiben soll und so die Schaltung eigentlich arbeiten soll. So ist es erklärt...

Deine Erläuterungen, so gut sie sind, erklären dieses Phänomen nicht.

Und sollte es aus unerfindlichen Gründen zu einen Latchup-Effekt des AND-Gatter-IC kommen, dann würde das IC die Betriebsspannung kurzschliessen mit "rien ne va plus" und dann wäre zumindest Hitze angesagt.

Wegen all dem, bin ich zur Antwort gekommen, dass da jemand dabei sein müsste und das Ganze mitbeobachten. Es ist verdammt nicht einfach, wo und wie der Hund begraben ist.

--
Gruss
Thomas

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