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Suche: RS Fliflop CMOS Logik (Elektronik)

verfasst von hws , 59425 Unna, 25.09.2011, 12:39 Uhr

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Reset soll vorrangig sein.
Wenn positive Logik, wie bei dir dargestellt, und sowohl Set und Reset anliegen (=H), funktioniert es wie gewünscht. Reset kommt durch und schließt Set kurz.

Beim Abschalten von Reset UND Set halbwegs gleichzeitig (-> sollte also den Zustand "speichern" ergeben) bleibt das Set Signal etwas länger an als das Reset.
Reset weg, Sperre des Set weg, Set liegt noch kurz an -> FF wird gesetzt.

Man sollte sich überlegen, wieso Set und Reset gleichzeitig kommen können (wer ist so blöde und tritt auf Bremse und Vollgas gleichzeitig!) und dort ansetzen.

Oder mit Takt arbeiten bzw Master-Slave FF's nehmen.

hws

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