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Suche: RS Fliflop CMOS Logik (Elektronik)

verfasst von hws , 59425 Unna, 25.09.2011, 12:12 Uhr

» » » Das Rücksetzen ist nicht vorrangig! Das bedeutet wenn R und S auf H
» » Pegel
» » » sind, hat der Ausgang auch H Pegel.

Das ist auch der "verbotene Zustand" und lt. üblichen Datenblättern nicht erlaubt.

» ich habe ein Lösung für das Problem gefunden, habe ein paar weitere Gatter
» vor dem SET Eingang geschaltelt, die bei S-R H Pegel auf L switchen, das
» Problem ist gelöst.

Hoffentlich. Und was passiert, wenn das Set-Signal wieder gelöscht wird, aber das RESET Signal einige µs länger bestehen bleibt?

Ich vermute. nicht durchdachtes Konzept.

hws

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