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Board-AnsichtFrequenzregelung mit CD4046 (Elektronik)
verfasst von schaerer
, Kanton Zürich (Schweiz), 25.08.2017, 20:06 Uhr
Hallo Gerald,
Du hast zwar schon abschliessend für die Unterstützung danken abgeschlossen. Allerdings löse ich mein Versprechen ein und versuche noch etwas beizutragen. Es gelang mir das ganze Schema im Landscapeformat auszudrucken, wo die Schrift sauber scharf dargestellt sind. Mal sehen was draus wird...
Ich sehe gewisse Teile wo ich dazu etwas schreiben werde. Aber zuerst nochmal Deinen Text durchlesen....
» Den Simulator habe angeworfen um Grundgerüste zu erstellen.
» Ich selbst bin auch kein Fan davon, aber manchmal hilft es die Gedanken in
» die gewünschte Richtung zu lenken.
» Ich habe schon auch einen Lochrasteraufbau, naja ich mache alles mit 1:1
» Bauteilen, mit SMD eben.
» Das dauert auch seine Zeit, alles sauber gelötet zu haben.
» Steckbrettaufbauten mag ich eher nicht, sehe ich ähnlich wie mit dem
» Simulator.... "geht, geht net,,,geht, geht net.."...
Man kann schon mit dem Steckbrett eher kleine Sequenzen einer Schaltung prüfen, wenn man die Problematik mit den steilen Transienten (Schaltflanken) berücksichtigt und die Leitungen kurz hält. Ein Pseudo-GND-Plan kriegt man mit der Basis-Aluplatte hin, wo man von veschiedenen Stellen kurze Drahtverbindungen vom GND-Plan zu den Pins erstellen kann. Beim GND-Plane muss man an verschiedenen Stellen M3-Gewinde bohren, wo man Löfähnchen anschrauben kann. Nur klar, auch das hat seine Grenzen.
» Ich will von zwei Quellen am Pin 3 des PLL triggern.
» Am Synch-Eingang sollen extern vom zweiten Modul die Takte reinkommen.
» Diese werden mit dem Komparator aufbereitet und landen am Eingang des
» logischen ODERs als Rechtecksignal.
Das ODER wäre ein NODER (NOR). Da stellt sich mir die Frage, warum nach dem NOR ein Schmitt-Trigger-Inverter folgt, weil nämlich die Schaltflanke am Ausgang eine CMOS-gerechte Steilheit haben muss. Das ist dann aber nicht der Fall, wenn am Eingang von Pin 2, die Steilheit nicht gross genug ist. Das kann durchaus sein, weil der Pullup-R58 mit 56 k-Ohm deutlich zu hochohmig ist. Runter damit auf 10 k-Ohm oder auch etwas weniger. Oder Du schaltest den ST-Inverter vor den Pin 2 des NOR. Da gehört er allenfalls hin.
Das Netzwerk R55-R57 würde ich auch etwas niederohmiger machen. Risiko der Einkopplung von benachbart steilen Flanken via parasitäre Kapazität. Der Pullup-R79 muss auch nicht gerade 56k haben, oder?
In Basel gibt es alle zwei Jahre eine Elektronikmesse. Heute wird nur noch Sytem-Gaga betrieben, früher war Schaltungstechnik an der Tagesordnung. Da kam jedesmal ein Lehrer aus Deutschland und hielt Vorträge. Das Haupthema war stets, eine Schaltung so niederohmig wie möglich realisieren, weil dies enorm viel dazu beiträgt, dass die Entropie nicht unnötig seinen Lauf nach oben nimmt. Das ist etwas, das ich stets befolgt habe.
» Am zweiten Eingang des logischen ODERs kommen die Takte, Recktecksignale
» vom 4013er Frequenzteiler
» und sollen mit dem logischen ODER zusammengefasst werden.
» Dieses "verlängerte", oder "verkürzte" verODERte-Signal geht dann durch den
» Spannungsteiler nun zum Eingang Pin 3.
» Meine Überlegungen:
» "Verlängert" - zwei überlappende Eingänge, ob eines kurz das andere lang,
» ergeben
» verknüpft das entsprechende ODER wahr-Signal am Ausgang (ist ein einziger
» längerer High-Pegel am Ausgang).
»
» "Verkürzt" (nicht im Sinne von verkürzen, kleiner werden, sehen) - sehe ich
» mit dem ODER verknüpft problematischer,
» weil am ODER Ausgang ZWEI Signale entstehen können.
» zB 1 kommt (zB vom 4013er F-Teiler), 2 kommt (zB von extern) - und während
» dieses 2 kommt, kann 1 schon wieder weg sein.
» So habe ich dann (meine Gedankenfolgen) zwei Ausgangs high-Pegel, welches
» den PLL zweimal treffen würde; d.h. zweimal triggern würde.
» Das kann sein, aufgrund der Laufzeiten durch das zweite Modul, das ja
» naturgemäß viel später zum Synchron-Eingang reinkommt.
» Und genau dieser Zustand kann das PLL "außer Tritt" bringen, also zweimal
» zum Nachregeln zwingen; .... so meine Überlegung.
Das ist der Punkt wo ich nicht gut genug folgen kann. Und das ist auch der Punkt, wo man mit Mail- oder Forum-Unterstützung an Grenzen stösst. Ich habe oft Probleme dieser Komplexität mit andern Leuten von andern Instituten an der ETH diskutiert und das geht schlicht und einfach nur in Reallife mit Papier, Bleistift und Radiergummi.
» Das außer Tritt bringen würde meines Erachtens die VCO_Ausgangsfrequenz
» rapide erhöhen.
» Genau DAS darf nie passieren, so wäre aber meine Befürchtung.
» Aber ich möchte und muss auch von extern synchronisieren.
» Letzten Endes darf die Frequenz am Ausgang des 4-Phasen Taktes nie ca 2 bis
» 2,5 kHz überschreiten
» ( vorgesehen ist zw. ca 200Hz und 2kHz, paar % +- sind nicht kein
» Problem).
Das wird nur das echte Experimentieren Sicherheit bringen. Selbst dann wenn etwas richtig funktioniert, nicht vergessen zu stören und schauen was passiert.
» ->> Deshalb eben diese detaillierte Anfrage für hier im gelben Kasten, ob
» ein einfaches ODER reichen würde,
» oder ich diese Zusammenführung anders gestalten müsste.
» Bzw. ob ich einen einfachen Umschalter ( hier habe ich die Steckbrücke zum
» Dazuschalten mal vorgesehen) zwischen extern und intern machen sollte,
» also wechselweise triggern soll.
Sorry, kann ich leider mit Remote-Help nicht beantworten.
So, ich hoffe, dass ich mit diesem Posting noch ein Bisschen etwas beitragen konnte.
Jetzt geht es zum Nachtessen mit Bier, - kein ELKO-Bier. 
--
Gruss
Thomas
Buch von Patrick Schnabel und mir zum Timer-IC NE555 und LMC555:
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Mein Buch zum Operations- u. Instrumentationsverstärker:
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Gesamter Thread:
, 23.08.2017, 12:43, 23.08.2017, 18:28, 23.08.2017, 20:55, 24.08.2017, 09:21, 24.08.2017, 13:20, 25.08.2017, 16:54, 25.08.2017, 20:06, 25.08.2017, 20:33