Forum

Ich möchte einen DDR3-Speicherchip von Micron über einen FPGA an eine CPU-Plattform abschließen. Der FPGA soll im ersten Schritt nur die Signalwege umschalten, um mehr Speicher zu haben. Der FPGA ist ein Spartan6 mit integriertem Speichercontroller.

Bei der Durchsicht der Dokumente sind mir einige Dinge aufgefallen, die mir unklar sind:

Wie terminiert man da richtig und sinnvoll? Oftmals werden mehrer Wege beschrieben. Es geht z.B. um.

- den Oszillator für FPGA
- den Takt für das RAM (vom FPGA)
- die DAten und Adressleitungen
- die Controll-Leitungen

Warum werden sowohl in den Dokumenten (Microns Standardwerk, Xilinx Docs und auch den verschiedenene Referenzdesigns) einige Leitungen seriell, andere parallel und wiederum andere gar nicht terminiert?

Momentan kommt ein Speicher-Chip dran, mittelfristig muss ein weiterer dran.

Keiner hier?