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hallo,

auf folgender Seite ist mindestens ein Fehler:
https://www.elektronik-kompendium.de/sites/com/1705221.htm

"Die Pipeline-Verarbeitung kommt in CISC-CPUs **NICHT** zum Einsatz, da dort die Befehle so komplex sind, dass ihre Bearbeitung innerhalb eines Taktzyklusses nicht möglich ist."

grüße

» hallo,
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» auf folgender Seite ist mindestens ein Fehler:
» https://www.elektronik-kompendium.de/sites/com/1705221.htm
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» "Die Pipeline-Verarbeitung kommt in CISC-CPUs **NICHT** zum Einsatz, da
» dort die Befehle so komplex sind, dass ihre Bearbeitung innerhalb eines
» Taktzyklusses nicht möglich ist."
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Die Beschreibung ist schon korrekt, alle CPUs haben Pipelines. Das ist kein Kriterium, was eine RISC von einer CISC CPU unterscheidet. Nur wird bei der klassischen RISC CPU eine Architektur implementiert, die Pipeline-Stalls weitgehend vermeidet. Das wird nach der reinen Lehre dadurch erreicht, daß man eine Load/Store Architektur verwendet, die in einem Befehl entweder nur Daten liest (load) oder speichert (store), aber nicht beides.